2020年10月23日

verilog HDLというものがあってな   なんですとぉ

昔の復習を兼ねて基本的なCounterでアーーソブなんだが、ワイがやるのはどっかのサイトのソースをコピーしてProject作ってコンパイルしてゴーで、シミュレーションできたら復習としては進んでいる。
ところがこういう記述でエラーが出た。
インテルの小会社のAlteraのQuartus Prime Lite 21.0 である。多分。

   always@(posedge CLK or negedge XLOAD or D)begin 略

この記述はサポートされていないというのだ。エラーメッセージはそういうとる。この記述があるソースは2000年代前半あたりのものでしてね。
mixed single- and double-edge expressions is not supported. だってサー。

だが、なんで。昔はサポートされていたのが、その後はサポートされなくなったというのか、ちみぃは。昔もサポートされていなかったと思うよ。。。。

Prime Liteでは、Verilog-1995, Verilog-2001, SystemVerilogの選択肢がある。Verilog-2001を選択している。それではだめなのかい?   そういう問題ではないのかい。
そもそも、そのソースのあるサイトではなんの説明もないのでね。このソースのあるサイトはFPGAで食っている会社なので、きっと連中が持っているツールでは問題なかったのだろなあ。。。。。うむうむ。

というわけで、posedgeだけに修正して書き直して・・・・やらん。放棄する。こんなのやだもん、わし。 なむぅ。

posted by toinohni at 16:10| 東京 🌁| Comment(0) | エレクトロニクス雑学 | このブログの読者になる | 更新情報をチェックする
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